终于有人讲透了芯片是什么（电子行业人士必读）

大师都是电子行业的人，对芯片，对各类封装都领会很多，可是你晓得一个芯片是怎样设想出来的么？你又晓得设想出来的芯片是怎样生产出来的么？看完这篇文章你就有大要的领会。

复杂烦琐的芯片设想流程

　　芯片制造的进程就如同用乐高盖屋子一样，先有晶圆作为地基，再层层往上叠的芯片制造流程后，便可产出需要的 IC 芯片（这些会在前面先容）。但是，没有设想图，具有再强迫造才能都没有用，是以，修建师的脚色相当重要。可是 IC 设想中的修建师究竟是谁呢？本文接下来要针对 IC 设想做先容。

　　在 IC 生产流程中，IC 多由专业 IC 设想公司停止计划、设想，像是联发科、高通、Intel 等著名大厂，都自行设想各自的 IC 芯片，供给分歧规格、效能的芯片给下流厂商挑选。由于 IC 是由各厂自行设想，所以 IC 设想非常仰赖工程师的技术，工程师的本质影响着一间企业的代价。但是，工程师们在设想一颗 IC 芯片时，究竟有那些步调？设想流程可以简单分红以下。



设想第一步，拟订方针

　　在 IC 设想中，最重要的步调就是规格制定。这个步调就像是在设想修建前，先决议要几间房间、浴室，有什么修建律例需要遵照，在肯定好一切的功用以后在停止设想，这样才不用再花额外的时候停止后续点窜。IC 设想也需要经过类似的步调，才能确保设想出来的芯片不会有任何过失。

　　规格制定的第一步即是肯定 IC 的目标、效能为何，对风雅向做设定。接着是观察有哪些协议要合适，像无线网卡的芯片就需要合适 IEEE 802.11 等规範，否则，这芯片将没法和市道上的产物相容，使它没法和其他装备连线。最初则是建立这颗 IC 的实作方式，将分歧功用分派成份歧的单元，并建立分歧单元间连结的方式，如此便完成规格的制定。

　　设想完规格后，接着就是设想芯片的细节了。这个步调就像初步记下修建的筹划，将整体表面描画出来，方便后续制图。在 IC 芯片中，即是利用硬体描写说话（HDL）将电路描写出来。常利用的 HDL 有 Verilog、VHDL 等，藉由程式码即可轻易地将一颗 IC 地功用表达出来。接着就是检查程式功用的正确性并延续点窜，直到它满足期望的功用为止。



　　▲ 32 bits 加法器的 Verilog 典范。

　　有了电脑，工作都变得轻易

　　有了完整筹划后，接下来即是画出平面的设想蓝图。在 IC 设想中，逻辑分解这个步调即是将肯定无误的 HDL code，放入电子设想自动化工具（EDA tool），让电脑将 HDL code 转换成逻辑电路，发生以下的电路图。以后，反覆简直定此逻辑闸设想图能否合适规格并点窜，直到功用正确为止。



　　▲ 控制单元分解后的成果。

　　最初，将分解完的程式码再放入另一套 EDA tool，停止电路结构与绕线（Place And Route）。在经过不竭的检测后，便会构成以下的电路图。图中可以看到蓝、红、绿、黄等分歧色彩，每种分歧的色彩就代表着一张光罩。至于光罩究竟要若何应用呢？



　　▲ 常用的演算芯片- FFT 芯片，完成电路结构与绕线的成果。

　　层层光罩，叠起一颗芯片

　　首先，今朝已经晓得一颗 IC 会发生多张的光罩，这些光罩有高低层的别离，每层有各自的使命。下图为简单的光罩例子，以积体电路中最根基的元件 CMOS 为範例，CMOS 全名为互补式金属氧化物半导体（Complementary metal–oxide–semiconductor），也就是将 NMOS 和 PMOS 两者做连系，构成 CMOS。至于什么是金属氧化物半导体（MOS）？这类在芯片中普遍利用的元件比力难说明，一般读者也较难弄清，在这裡就不多加细究。

　　下图中，左侧就是经过电路结构与绕线后构成的电路图，在前面已经晓得每种色彩便代表一张光罩。右侧则是将每张光罩摊开的样子。建造是，便由底层起头，依循上一篇 IC 芯片的制造中所提的方式，逐层建造，最初便会发生期望的芯片了。


　　至此，对于 IC 设想应当有初步的领会，整体看来就很清楚 IC 设想是一门很是复杂的专业，也多亏了电脑帮助软体的成熟，让 IC 设想得以加速。IC 设想厂非常依靠工程师的聪明，这裡所述的每个步调都有其专门的常识，皆可自力成多门专业的课程，像是撰写硬体描写说话就不纯真的只需要熟悉程式说话，还需方法会逻辑电路是若何运作、若何将所需的演算法转换成程式、分解软体是若何将程式转换成逻辑闸等题目。

其中首要半导体设想公司有英特尔、高通、博通、英伟达、完竣、赛灵思、Altera、联发科、海思、展讯、复兴微电子、华大、大唐、智芯、敦泰、士兰、中星、格科等。

什么是晶圆？

　　在半导体的消息中，总是会提到以尺寸标示的晶圆厂，如 8 寸或是 12 寸晶圆厂，但是，所谓的晶圆究竟是什么工具？其中 8 寸指的是什么部分？要产出大尺寸的晶圆制造又有什么难度呢？以下将慢慢先容半导体最重要的根本——「晶圆」究竟是什么。

　晶圆（wafer），是制造各式电脑芯片的根本。我们可以将芯片制造相比成用乐高积木盖屋子，藉由一层又一层的堆叠，完成自己期望的外型（也就是各式芯片）。但是，假如没有杰出的地基，盖出来的屋子就会歪来歪去，分歧自己所意，为了做出完善的屋子，便需要一个平稳的基板。对芯片制造来说，这个基板就是接下来将描写的晶圆。



　　（Souse：Flickr/Jonathan Stewart CC BY 2.0）

　　首先，先回忆一下小时辰在玩乐高积木时，积木的概况城市有一个一个小小圆型的凸出物，藉由这个机关，我们可将两块积木安定的叠在一路，且不需利用胶水。芯片制造，也是以类似这样的方式，将后续增加的原子和基板牢固在一路。是以，我们需要寻觅概况整洁的基板，以满足后续制造所需的条件。

在固体材料中，有一种特别的晶体结构──单晶（Monocrystalline）。它具有原子一个接着一个慎密排列在一路的特征，可以构成一个平整的原子表层。是以，采用单晶做成晶圆，即可以满足以上的需求。但是，该若何发生这样的材料呢，首要有二个步调，别离为纯化以及拉晶，以后便能完成这样的材料。

　　若何制造单晶的晶圆

　　纯化分红两个阶段，第一步是冶金级纯化，此一进程主如果加入碳，以氧化复原的方式，将氧化硅转换成 98% 以上纯度的硅。大部分的金属提炼，像是铁或铜等金属，皆是采用这样的方式获得充足纯度的金属。可是，98% 对于芯片制造来说照旧不够，仍需要进一步提升。是以，将再进一步采用西门子制程（Siemens process）作纯化，如此，将获得半导体制程所需的高纯度多晶硅。

　　▲ 硅柱制造流程（Source： Wikipedia）

　接着，就是拉晶的步调。首先，将前面所获得的高纯度多晶硅融化，构成液态的硅。以后，以单晶的硅种（seed）和液体概况打仗，一边扭转一边缓慢的向上拉起。至于为何需要单晶的硅种，是由于硅原子排列就和人排队一样，会需要排头让后来的人该若何正确的排列，硅种即是重要的排头，让后来的原子晓得该若何排队。最初，待分开液面的硅原子凝固后，排列整洁的单晶硅柱便完成了。

　　▲ 单晶硅柱（Souse：Wikipedia）

但是，8寸、12寸又代表什么工具呢？他指的是我们发生的晶柱，长得像铅笔笔桿的部分，概况经过处置并切成薄圆片后的直径。至于制造大尺寸晶圆又有什么难度呢？如前面所说，晶柱的建造进程就像是在做棉花糖一样，一边扭转一边成型。有建造过棉花糖的话，应当都晓得要做出大而且踏实的棉花糖是相当困难的，而拉晶的进程也是一样，扭转拉起的速度以及温度的控制城市影响到晶柱的品格。也是以，尺寸愈大时，拉晶对速度与温度的要求就更高，是以要做出高品格 12 寸晶圆的难度就比 8 寸晶圆还来得高。

　　只是，一整条的硅柱并没法做成芯片制造的基板，为了发生一片一片的硅晶圆，接着需要以钻石刀将硅晶柱横向切成圆片，圆片再经过抛光即可构成芯片制造所需的硅晶圆。经过这么多步调，芯片基板的制造便大功乐成，下一步即是堆叠屋子的步调，也就是芯片制造。至于该若何建造芯片呢？

层层堆叠打造的芯片

　　在先容过硅晶圆是什么工具后，同时，也晓得制造 IC 芯片就像是用乐高积木盖屋子一样，藉由一层又一层的堆叠，缔造自己所期望的外型。但是，盖屋子有相当多的步调，IC 制造也是一样，制造 IC 究竟有哪些步调？本文将迁就 IC 芯片制造的流程做先容。

　　在起头前，我们要先熟悉 IC 芯片是什么。IC，全名积体电路（Integrated Circuit），由它的命名可知它是将设想好的电路，以堆叠的方式组合起来。藉由这个方式，我们可以削减毗连电路时所需花费的面积。下图为 IC 电路的 3D 图，从图中可以看出它的结构就像屋子的樑和柱，一层一层堆叠，这也就是为何会将 IC 制造相比成盖屋子。

　　▲ IC 芯片的 3D 剖面图。（Source：Wikipedia）

　　从上图中 IC 芯片的 3D 剖面图来看，底部深蓝色的部分就是上一篇先容的晶圆，从这张图可以更明白的晓得，晶圆基板在芯片中饰演的脚色是何等重要。至于红色以及土黄色的部分，则是于 IC 建造时要完成的地方。

首先，在这裡可以将红色的部分相比成高楼中的一楼大厅。一楼大厅，是一栋屋子的门户，收支都由这裡，在把握交通下凡是会有较多的性能性。是以，和其他楼层相比，在兴修时会比力复杂，需要较多的步调。在 IC 电路中，这个大厅就是逻辑闸层，它是整颗 IC 中最重要的部分，藉由将多种逻辑闸组合在一路，完成功用齐全的 IC 芯片。

黄色的部分，则像是一般的楼层。和一楼相比，不会有太复杂的机关，而且每层楼在兴修时也不会有太多变化。这一层的目标，是将红色部分的逻辑闸相连在一路。之所以需要这么多层，是由于有太多线路要连结在一路，在单层没法包容一切的线路下，就要多叠几层来告竣这个方针了。在这当中，分歧层的线路会高低相连以满足接线的需求。

　　分层施工，逐层架构

晓得 IC 的机关后，接下来要先容该若何建造。试想一下，假如要以油漆喷罐做邃密作图时，我们需先割出图形的粉饰板，盖在纸上。接着再将油漆均匀地喷在纸上，待油漆乾后，再将遮板拿开。不竭的反复这个步调后，即可完成整洁且复杂的图形。制造 IC 就是以类似的方式，藉由粉饰的方式一层一层的堆叠起来。

　　建造 IC 时，可以简单分红以上 4 种步调。虽然现实制造时，制造的步调会有差别，利用的材料也有所分歧，可是大致上皆采用类似的道理。这个流程和油漆作画有些许分歧，IC 制造是先涂料再加做粉饰，油漆作画则是先粉饰再作画。以下将先容各流程。

　　金属溅镀：将欲利用的金属材料均匀洒在晶圆片上，构成一薄膜。

涂布光阻：先将光阻材料放在晶圆片上，透过光罩（光罩道理留待下次说明），将光束打在不要的部分上，破坏光阻材料结构。接着，再以化学药剂将被破坏的材料洗去。

蚀刻技术：将没有受光阻庇护的硅晶圆，以离子束蚀刻。

光阻去除：利用去光阻液皆剩下的光阻消融掉，如此便完成一次流程。

　　最初便会在一整片晶圆上完成很多 IC 芯片，接下来只要将完成的方形 IC 芯片剪下，即可送到封装厂做封装，至于封装厂是什么工具？就要待以后再做说明啰。


　　▲ 各类尺寸晶圆的比力。（Source：Wikipedia）

其中，首要晶圆代工场有格罗方德、三星电子、Tower Jazz、Dongbu、美格纳、IBM、富士通、英特尔、海力士、台积电、联电、中芯国际、力晶、华虹、德茂、武汉新芯、华微、华立、力芯

纳米制程是什么？

　　三星以及台积电在先辈半导体制程打得相当炽热，相互都想要在晶圆代工中抢得先机以争取定单，几近成了 14 纳米与 16 纳米之争，但是 14 纳米与 16 纳米这两个数字的究竟意义为何，指的又是哪个部位？而在缩小制程后又未来带来什么益处与困难？以下我们迁就纳米制程做简单的说明。

　　纳米到底有多纤细？

　在起头之前，要先领会纳米究竟是什么意义。在数学上，纳米是 0.000000001 公尺，但这是个相当差的例子，究竟我们只看获得小数点后有很多个零，却没有现实的感受。假如以指甲厚度做比力的话，也许会比力明显。

　　用尺规现实丈量的话可以得知指甲的厚度约为 0.0001 公尺（0.1 毫米），也就是说试着把一片指甲的侧面切成 10 万条线，每条线就约同即是 1 纳米，由此可略为想像获得 1 纳米是何等的细小了。

　　晓得纳米有多小以后，还要了解缩小制程的意图，缩小电晶体的最首要目标，就是可以在更小的芯片中塞入更多的电晶体，让芯片不会因技术提升而变得更大；其次，可以增加处置器的运算效力；再者，削减体积也可以下降耗电量；最初，芯片体积缩小后，更轻易塞入行动装配中，满足未来轻薄化的需求。

　　再返来探讨纳米制程是什么，以 14 纳米为例，其制程是指在芯片中，线最小可以做到 14 纳米的尺寸，下图为传统电晶体的长相，以此作为例子。缩小电晶体的最首要目标就是为了要削减耗电量，但是要缩小哪个部分才能到达这个目标？左下图中的 L 就是我们期望缩小的部分。藉由缩小闸极长度，电流可以用更短的途径从 Drain 端到 Source 端（有爱好的话可以操纵 Google 以 MOSFET 搜寻，会有更具体的诠释）。　

　　（Source：http://www.slideshare.net）

　　此外，电脑是以 0 和 1 作运算，要若何以电晶体满足这个目标呢？做法就是判定电晶体能否有电流畅通。当在 Gate 端（绿色的方块）做电压供给，电流就会从 Drain 端到 Source 端，假如没有供给电压，电流就不会活动，这样便可以暗示 1 和 0。（至于为什么要用 0 和 1 作判定，有爱好的话可以去查布林代数，我们是利用这个方式作成电脑的）

　　尺寸缩小有其物理限制

　　不外，制程并不能无穷制的缩小，当我们将电晶体缩小到 20 纳米左右时，就会碰到量子物理中的题目，让电晶体有漏电的现象，抵销缩小 L 时获得的效益。作为改良方式，就是导入 FinFET（Tri-Gate）这个概念，如右上图。在 Intel 之前所做的诠释中，可以晓得藉由导入这个技术，能削减因物理现象而至使的漏电现象。

　　（Source：http://www.slideshare.net）

　　更重要的是，藉由这个方式可以增加 Gate 端和下层的打仗面积。在传统的做法中（左上图），打仗面只要一个平面，可是采用 FinFET（Tri-Gate）这个技术后，打仗面将酿建立体，可以轻易的增加打仗面积，这样便可以在连结一样的打仗面积下让 Source-Drain 端变得更小，对缩小尺寸有相当大的帮助。

　　最初，则是为什么会有人说各大厂进入 10 纳米制程将面临相当严重的应战，主因是 1 颗原子的巨细大约为 0.1 纳米，在 10 纳米的情况下，一条线只要不到 100 颗原子，在建造上相当困难，而且只要有一个原子的缺点，像是在建造进程中有原子掉出或是有杂质，就会发生不著名的现象，影响产物的良率。

　　假如没法想像这个难度，可以做个小尝试。在桌上用 100 个小珠子排成一个 10×10 的正方形，而且剪裁一张纸盖在珠子上，接着用小刷子把旁边的的珠子刷掉，最初使他构成一个 10×5 的长方形。这样便可以晓得各大厂所面临到的窘境，以及告竣这个方针究竟是何等艰难。

　　随着三星以及台积电在近期将完成 14 纳米、16 纳米 FinFET 的量产，两者都想争取 APPle 下一代的 iPhone 芯片代工，我们将看到相当出色的贸易合作，同时也将获得加倍省电、轻薄的手机，要感激摩尔定律所带来的益处呢。

告诉你什么是封装

　　经过冗长的流程，从设想到制造，终究获得一颗 IC 芯片了。但是一颗芯片相当小且薄，假如不在外施加庇护，会被轻易的刮伤损坏。此外，由于芯片的尺寸细小，假如不用一个较大尺寸的外壳，将不易以野生安置在电路板上。是以，本文接下来要针对封装加以描写先容。

今朝常见的封装有两种，一种是电动玩具内常见的，黑色长得像蜈蚣的 DIP 封装，另一为采办盒装 CPU 经常见的 BGA 封装。至于其他的封装法，还有早期 CPU 利用的 PGA（Pin Grid Array；Pin Grid Array）或是 DIP 的改良版 QFP（塑料方形扁平封装）等。由于有太多种封装法，以下将对 DIP 以及 BGA 封装做先容。

　　传统封装，耐久不衰

首先要先容的是双排竖立式封装（Dual Inline Package；DIP），从下图可以看到采用此封装的 IC 芯片在双排接脚下，看起来会像条黑色蜈蚣，让人印象深入，此封装法为最早采用的 IC 封装技术，具有本钱昂贵的上风，合适小型且不需接太多线的芯片。可是，由于大多采用的是塑料，散热结果较差，没法满足现行高速芯片的要求。是以，利用此封装的，大多是耐久不衰的芯片，以下图中的 OP741，或是对运作速度没那末要求且芯片较小、接孔较少的 IC 芯片。

▲ 左图的 IC 芯片为 OP741，是常见的电压放大器。右图为它的剖面图，这个封装是以金线将芯片接到金属接脚（Leadframe）。（Source ：左图 Wikipedia、右图 Wikipedia）

　　至于球格阵列（Ball Grid Array，BGA）封装，和 DIP 相比封装体积较小，可轻易的放入体积较小的装配中。此外，由于接脚位在芯片下方，和 DIP 相比，可包容更多的金属接脚

　　相当合适需要较多接点的芯片。但是，采用这类封装法本钱较高且毗连的方式较复杂，是以大多用在高单价的产物上。　　

　　▲ 左图为采用 BGA 封装的芯片。右图为利用覆晶封装的 BGA 表示图。（Source： 左图 Wikipedia）

行动装配兴起，新技术跃上舞台

　　但是，利用以上这些封装法，会花费掉相当大的体积。像现在的行动装配、穿着装配等，需要相当多种元件，假如各个元件都自力封装，组合起来将花费很是大的空间，是以今朝有两种方式，可满足缩小体积的要求，别离为 SoC（System On Chip）以及 SiP（System In Packet）。

在聪明型手机刚兴起时，在各大财经杂誌上皆可发现 SoC 这个名词，但是 SoC 究竟是什么工具？简单来说，就是将原本分歧功用的 IC，整合在一颗芯片中。藉由这个方式，不单可以缩小体积，还可以缩小分歧 IC 间的间隔，提升芯片的计较速度。至于建造方式，即是在 IC 设想阶段时，将各个分歧的 IC 放在一路，再透过先前先容的设想流程，建形成一张光罩。

　　但是，SoC 并非只要优点，要设想一颗 SoC 需要相当多的技术配合。IC 芯片各自封装时，各有封装内部庇护，且 IC 与 IC 间的间隔较远，比力不会发生交互干扰的情形。可是，当将一切 IC 都包装在一路时，就是噩梦的起头。IC 设想厂要从本来的纯真设想 IC，酿成领会并整合各个功用的 IC，增加工程师的工作量。此外，也会碰到很多的状态，像是通讯芯片的高频讯号能够会影响其他功用的 IC 等情形。

　　此外，SoC 还需要获得其他厂商的 IP（intellectual property）授权，才能将他人设想好的元件放到 SoC 中。由于建造 SoC 需要获得整颗 IC 的设想细节，才能做成完整的光罩，这同时也增加了 SoC 的设想本钱。也许会有人质疑何不自己设想一颗就行了呢？由于设想各类 IC 需要大量和该 IC 相关的常识，只要像 Apple 这样多金的企业，才有预算能从各著名企业挖角顶尖工程师，以设想一颗全新的 IC，透过合作授权还是比自行研发划算多了。

　　折衷计划，SiP 现身

作为替换计划，SiP 跃上整合芯片的舞台。和 SoC 分歧，它是采办各家的 IC，在最初一次封装这些 IC，如此便少了 IP 授权这一步，大幅削减设想本钱。此外，由于它们是各自自力的 IC，相互的干扰水平大幅下降。

　　▲ Apple Watch 采用 SiP 技术将全部电脑架构封装成一颗芯片，不单满足期望的效能还缩小体积，让手錶有更多的空间放电池。（Source：Apple 官网）

　　采用 SiP 技术的产物，最着名的非 Apple Watch 莫属。由于 Watch 的内部空间太小，它没法采用传统的技术，SoC 的设想本钱又太高，SiP 成了重要之选。藉由 SiP 技术，不单可缩小体积，还可拉近各个 IC 间的间隔，成为可行的折衷计划。下图即是 Apple Watch 芯片的结构图，可以看到相当多的 IC 包括在其中。



　　▲ Apple Watch 中采用 SiP 封装的 S1 芯片内部设置图。（Source：chipworks）

完成封装后，便要进入测试的阶段，在这个阶段便要确认封装完的 IC 能否有一般的运作，正确无误以后即可出货给组装厂，做成我们所见的电子产物。其中首要的半导体封装与测试企业有安靠、星科金朋、J-devices、Unisem、Nepes、日月光、力成、南茂、颀邦、京元电子、福懋、菱生紧密、矽品、长电、优特

至此，半导体产业便完成了全部生产的使命。

来历：TechNews

职位保举：

海信芯片（上海顺久） | 图像处置专家

保举奖：8,000 | 25K-40K/上海/5年以上/全职

SMIC 中芯国际（上海） | 14nm工艺开辟

15K-25K/上海/3年以上/硕士及以上/全职

广东合微 | 模拟电路设想资深工程师

15K-20K/东莞/5年以上/硕士及以上/全职

更多职位请登录： 摩尔精英，全球半导体职业机遇 www.moore.ren